数据通路

数据通路（Datapath）是 CPU 中数据流经的路径，包括寄存器、ALU、总线和各种多路选择器。数据通路的设计直接决定了 CPU 能执行什么操作以及操作的速度。

功能部件

1. 寄存器组（Register File）
2. ALU（算术逻辑单元）
3. 存储器接口（MAR, MDR）
4. 多路选择器（MUX）
5. 移位器（Shifter）
6. 总线（Bus）

连接方式

寄存器组 ──→ ALU ──→ 结果总线 ──→ 寄存器组/MDR
                 ↑
              MUX选择
                 ↑
         立即数/偏移量

结构

所有部件连接到同一组总线
同一时刻只能有一个部件输出到总线

寄存器组 ──→ 内部总线 ←── ALU
              ↕           ↑
           MDR/MAR      A/B寄存器

操作示例（ADD R1, R2）

时钟周期1：R2 → 总线 → A（ALU 输入A）
时钟周期2：R1 → 总线 → B（ALU 输入B）
时钟周期3：ALU 执行加法，结果 → 总线 → R1
需要 3 个时钟周期！

结构

两条独立的总线，可同时传输两个操作数

总线A ←── 寄存器组 ──→ 总线B
   ↓                    ↓
   └───→ ALU ──────→ 结果寄存器 ──→ 总线A

操作示例（ADD R1, R2）

时钟周期1：R1 → 总线A，R2 → 总线B
时钟周期2：ALU 计算，结果 → R1
只需 2 个时钟周期！

结构

三条总线：两条输入，一条输出

总线A ←── 寄存器组 ──→ 总线B
   ↓         ↑            ↓
   └───→ ALU ←────────────┘
           ↓
        总线C（结果总线）
           ↓
        寄存器组

操作示例（ADD R1, R2）

时钟周期1：R1 → 总线A，R2 → 总线B，ALU 计算，结果 → 总线C → R1
1 个时钟周期完成！

主要部件

1. 指令存储器（IM）   2. 寄存器组（32×32位）
3. ALU                 4. 数据存储器（DM）
5. 控制单元            6. 各种 MUX

指令执行路径

R 型（ADD rd, rs, rt）：IF→IR；ID→A,B；EX→A+B；WB→Rd。

Load（LW rt, offset(rs)）：EX→A+offset；MEM→DM；WB→Rt。

Store（SW rt, offset(rs)）：EX→A+offset；MEM→B 写入 DM（无 WB）。

分支（BEQ rs, rt, offset）：EX→A−B，为 0 则 PC←PC+4+offset<<2。

多周期数据通路

将指令执行分为多个时钟周期（IF / ID / EX / MEM / WB 各 1 周期），不同阶段可共享硬件（ALU 复用于地址计算、加减、比较；存储器复用于取指和读写数据）。